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Ksi??ka ta przedstawia projekt i architektur? dynamicznie skalowalnego dwurdzeniowego procesora ruroci?gowego. Metodologia projektu polega na po??czeniu dwóch procesorów, w którym dwa niezale?ne rdzenie mog? dynamicznie przekszta?ca? si? w wi?ksz? jednostk? przetwarzaj?c? lub mog? by? wykorzystywane jako odr?bne elementy przetwarzaj?ce w celu osi?gni?cia wysokiej wydajno?ci sekwencyjnej i wysokiej wydajno?ci równoleg?ej. Procesor oferuje dwa tryby dzia?ania. Tryb 1 to tryb wielozadaniowy do wykonywania strumieni instrukcji o mniejszej szeroko?ci danych, tzn. ka?dy rdze? mo?e wykonywa? operacje 16-bitowe indywidualnie. Wydajno?? w tym trybie jest lepsza dzi?ki równoleg?emu wykonywaniu instrukcji w obu rdzeniach, ale kosztem powierzchni. W trybie 2 oba rdzenie przetwarzaj?ce s? po??czone i dzia?aj? jak jedna jednostka przetwarzaj?ca o du?ej szeroko?ci danych, tzn. mog? wykonywa? operacje 32-bitowe. Aby zrealizowa? ten tryb, konieczna jest dodatkowa komunikacja mi?dzy rdzeniami. Tryb ten mo?e si? dynamicznie zmienia?, dzi?ki czemu procesor ten mo?e zapewni? wielofunkcyjno?? przy u?yciu jednej konstrukcji. Projektowanie i weryfikacja procesora zosta?y pomy?lnie przeprowadzone przy u?yciu j?zyka Verilog na platformie Xilinx 14.1. Procesor zosta? zweryfikowany zarówno w symulacji, jak i syntezie przy pomocy programów testowych.
